[llvm] 124722b - Revert "[CG] Add VTs for v[567]i1 and v[567]f16" (#152217)
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Tue Aug 5 16:47:54 PDT 2025
Author: Adam Nemet
Date: 2025-08-05T16:47:50-07:00
New Revision: 124722bfe5bf668def1563cfb5778d9aa1b5436d
URL: https://github.com/llvm/llvm-project/commit/124722bfe5bf668def1563cfb5778d9aa1b5436d
DIFF: https://github.com/llvm/llvm-project/commit/124722bfe5bf668def1563cfb5778d9aa1b5436d.diff
LOG: Revert "[CG] Add VTs for v[567]i1 and v[567]f16" (#152217)
Reverts llvm/llvm-project#151763
It caused: https://github.com/llvm/llvm-project/issues/152150
Added:
Modified:
llvm/include/llvm/CodeGen/ValueTypes.td
llvm/lib/Target/AMDGPU/AMDGPUISelLowering.cpp
Removed:
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-
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-def Glue : ValueType<0, 241>; // Pre-RA sched glue
-def isVoid : ValueType<0, 242>; // Produces no value
-def untyped : ValueType<8, 243> { // Produces an untyped value
+def riscv_nxv1i8x2 : VTVecTup<16, 2, i8, 196>; // RISCV vector tuple(min_num_elts=1, nf=2)
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+def riscv_nxv2i8x2 : VTVecTup<32, 2, i8, 203>; // RISCV vector tuple(min_num_elts=2, nf=2)
+def riscv_nxv2i8x3 : VTVecTup<48, 3, i8, 204>; // RISCV vector tuple(min_num_elts=2, nf=3)
+def riscv_nxv2i8x4 : VTVecTup<64, 4, i8, 205>; // RISCV vector tuple(min_num_elts=2, nf=4)
+def riscv_nxv2i8x5 : VTVecTup<80, 5, i8, 206>; // RISCV vector tuple(min_num_elts=2, nf=5)
+def riscv_nxv2i8x6 : VTVecTup<96, 6, i8, 207>; // RISCV vector tuple(min_num_elts=2, nf=6)
+def riscv_nxv2i8x7 : VTVecTup<112, 7, i8, 208>; // RISCV vector tuple(min_num_elts=2, nf=7)
+def riscv_nxv2i8x8 : VTVecTup<128, 8, i8, 209>; // RISCV vector tuple(min_num_elts=2, nf=8)
+def riscv_nxv4i8x2 : VTVecTup<64, 2, i8, 210>; // RISCV vector tuple(min_num_elts=4, nf=2)
+def riscv_nxv4i8x3 : VTVecTup<96, 3, i8, 211>; // RISCV vector tuple(min_num_elts=4, nf=3)
+def riscv_nxv4i8x4 : VTVecTup<128, 4, i8, 212>; // RISCV vector tuple(min_num_elts=4, nf=4)
+def riscv_nxv4i8x5 : VTVecTup<160, 5, i8, 213>; // RISCV vector tuple(min_num_elts=4, nf=5)
+def riscv_nxv4i8x6 : VTVecTup<192, 6, i8, 214>; // RISCV vector tuple(min_num_elts=4, nf=6)
+def riscv_nxv4i8x7 : VTVecTup<224, 7, i8, 215>; // RISCV vector tuple(min_num_elts=4, nf=7)
+def riscv_nxv4i8x8 : VTVecTup<256, 8, i8, 216>; // RISCV vector tuple(min_num_elts=4, nf=8)
+def riscv_nxv8i8x2 : VTVecTup<128, 2, i8, 217>; // RISCV vector tuple(min_num_elts=8, nf=2)
+def riscv_nxv8i8x3 : VTVecTup<192, 3, i8, 218>; // RISCV vector tuple(min_num_elts=8, nf=3)
+def riscv_nxv8i8x4 : VTVecTup<256, 4, i8, 219>; // RISCV vector tuple(min_num_elts=8, nf=4)
+def riscv_nxv8i8x5 : VTVecTup<320, 5, i8, 220>; // RISCV vector tuple(min_num_elts=8, nf=5)
+def riscv_nxv8i8x6 : VTVecTup<384, 6, i8, 221>; // RISCV vector tuple(min_num_elts=8, nf=6)
+def riscv_nxv8i8x7 : VTVecTup<448, 7, i8, 222>; // RISCV vector tuple(min_num_elts=8, nf=7)
+def riscv_nxv8i8x8 : VTVecTup<512, 8, i8, 223>; // RISCV vector tuple(min_num_elts=8, nf=8)
+def riscv_nxv16i8x2 : VTVecTup<256, 2, i8, 224>; // RISCV vector tuple(min_num_elts=16, nf=2)
+def riscv_nxv16i8x3 : VTVecTup<384, 3, i8, 225>; // RISCV vector tuple(min_num_elts=16, nf=3)
+def riscv_nxv16i8x4 : VTVecTup<512, 4, i8, 226>; // RISCV vector tuple(min_num_elts=16, nf=4)
+def riscv_nxv32i8x2 : VTVecTup<512, 2, i8, 227>; // RISCV vector tuple(min_num_elts=32, nf=2)
+
+def x86mmx : ValueType<64, 228>; // X86 MMX value
+def Glue : ValueType<0, 229>; // Pre-RA sched glue
+def isVoid : ValueType<0, 230>; // Produces no value
+def untyped : ValueType<8, 231> { // Produces an untyped value
let LLVMName = "Untyped";
}
-def funcref : ValueType<0, 244>; // WebAssembly's funcref type
-def externref : ValueType<0, 245>; // WebAssembly's externref type
-def exnref : ValueType<0, 246>; // WebAssembly's exnref type
-def x86amx : ValueType<8192, 247>; // X86 AMX value
-def i64x8 : ValueType<512, 248>; // 8 Consecutive GPRs (AArch64)
+def funcref : ValueType<0, 232>; // WebAssembly's funcref type
+def externref : ValueType<0, 233>; // WebAssembly's externref type
+def exnref : ValueType<0, 234>; // WebAssembly's exnref type
+def x86amx : ValueType<8192, 235>; // X86 AMX value
+def i64x8 : ValueType<512, 236>; // 8 Consecutive GPRs (AArch64)
def aarch64svcount
- : ValueType<16, 249>; // AArch64 predicate-as-counter
-def spirvbuiltin : ValueType<0, 250>; // SPIR-V's builtin type
+ : ValueType<16, 237>; // AArch64 predicate-as-counter
+def spirvbuiltin : ValueType<0, 238>; // SPIR-V's builtin type
// AMDGPU buffer fat pointer, buffer rsrc + offset, rewritten before MIR translation.
// FIXME: Remove this and the getPointerType() override if MVT::i160 is added.
-def amdgpuBufferFatPointer : ValueType<160, 251>;
+def amdgpuBufferFatPointer : ValueType<160, 239>;
// AMDGPU buffer strided pointer, buffer rsrc + index + offset, doesn't reach MIR.
// FIXME: Remove this and the getPointerType() override if MVT::i82 is added.
-def amdgpuBufferStridedPointer : ValueType<192, 252>;
+def amdgpuBufferStridedPointer : ValueType<192, 240>;
-def aarch64mfp8 : ValueType<8, 253>; // 8-bit value in FPR (AArch64)
+def aarch64mfp8 : ValueType<8, 241>; // 8-bit value in FPR (AArch64)
let isNormalValueType = false in {
def token : ValueType<0, 504>; // TokenTy
diff --git a/llvm/lib/Target/AMDGPU/AMDGPUISelLowering.cpp b/llvm/lib/Target/AMDGPU/AMDGPUISelLowering.cpp
index 7771f9b70c78b..64e68ab7d753c 100644
--- a/llvm/lib/Target/AMDGPU/AMDGPUISelLowering.cpp
+++ b/llvm/lib/Target/AMDGPU/AMDGPUISelLowering.cpp
@@ -367,18 +367,6 @@ AMDGPUTargetLowering::AMDGPUTargetLowering(const TargetMachine &TM,
setTruncStoreAction(MVT::v4f64, MVT::v4bf16, Expand);
setTruncStoreAction(MVT::v4f64, MVT::v4f16, Expand);
- setTruncStoreAction(MVT::v5i32, MVT::v5i1, Expand);
- setTruncStoreAction(MVT::v5i32, MVT::v5i8, Expand);
- setTruncStoreAction(MVT::v5i32, MVT::v5i16, Expand);
-
- setTruncStoreAction(MVT::v6i32, MVT::v6i1, Expand);
- setTruncStoreAction(MVT::v6i32, MVT::v6i8, Expand);
- setTruncStoreAction(MVT::v6i32, MVT::v6i16, Expand);
-
- setTruncStoreAction(MVT::v7i32, MVT::v7i1, Expand);
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-
setTruncStoreAction(MVT::v8f64, MVT::v8f32, Expand);
setTruncStoreAction(MVT::v8f64, MVT::v8bf16, Expand);
setTruncStoreAction(MVT::v8f64, MVT::v8f16, Expand);
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