[llvm] [ValueTypes] Add v1 to v12 vector type support for i1, i8, i16, f16, … (PR #96481)
Kito Cheng via llvm-commits
llvm-commits at lists.llvm.org
Mon Jun 24 05:46:23 PDT 2024
https://github.com/kito-cheng created https://github.com/llvm/llvm-project/pull/96481
…i64, f64
This patch is a preliminary step to prepare RISC-V for supporting more VLS type code generation. The currently affected targets are x86, AArch64, and AMDGPU:
- x86: The code generation order and register usage are different, but the generated instructions remain the same.
- AArch64: There is a slight change in a GlobalISel dump.
- AMDGPU: TruncStore from MVT::v5i32 to MVT::v5i8 was previously illegal because MVT::v5i8 did not exist. Now, it must be explicitly declared as Expand. Additionally, the calling convention need to correctly handle the newly added non-power-of-2 vector types.
>From 7aa97de64d8d9371bec5123d2135f1ed2d1f112e Mon Sep 17 00:00:00 2001
From: Kito Cheng <kito.cheng at sifive.com>
Date: Mon, 24 Jun 2024 14:45:46 +0800
Subject: [PATCH] [ValueTypes] Add v1 to v12 vector type support for i1, i8,
i16, f16, i64, f64
This patch is a preliminary step to prepare RISC-V for supporting more VLS type
code generation. The currently affected targets are x86, AArch64, and AMDGPU:
- x86: The code generation order and register usage are different, but the
generated instructions remain the same.
- AArch64: There is a slight change in a GlobalISel dump.
- AMDGPU: TruncStore from MVT::v5i32 to MVT::v5i8 was previously illegal
because MVT::v5i8 did not exist. Now, it must be explicitly declared
as Expand. Additionally, the calling convention need to correctly
handle the newly added non-power-of-2 vector types.
---
llvm/include/llvm/CodeGen/ValueTypes.td | 445 ++++++++++--------
llvm/lib/CodeGen/ValueTypes.cpp | 86 ++++
llvm/lib/Target/AMDGPU/AMDGPUISelLowering.cpp | 3 +-
.../AArch64/GlobalISel/arm64-irtranslator.ll | 2 +-
.../vector-interleaved-load-i64-stride-5.ll | 90 ++--
5 files changed, 378 insertions(+), 248 deletions(-)
diff --git a/llvm/include/llvm/CodeGen/ValueTypes.td b/llvm/include/llvm/CodeGen/ValueTypes.td
index 963b6a71de380..86278261a3443 100644
--- a/llvm/include/llvm/CodeGen/ValueTypes.td
+++ b/llvm/include/llvm/CodeGen/ValueTypes.td
@@ -83,210 +83,253 @@ def v1i1 : VTVec<1, i1, 17>; // 1 x i1 vector value
def v2i1 : VTVec<2, i1, 18>; // 2 x i1 vector value
def v3i1 : VTVec<3, i1, 19>; // 3 x i1 vector value
def v4i1 : VTVec<4, i1, 20>; // 4 x i1 vector value
-def v8i1 : VTVec<8, i1, 21>; // 8 x i1 vector value
-def v16i1 : VTVec<16, i1, 22>; // 16 x i1 vector value
-def v32i1 : VTVec<32, i1, 23>; // 32 x i1 vector value
-def v64i1 : VTVec<64, i1, 24>; // 64 x i1 vector value
-def v128i1 : VTVec<128, i1, 25>; // 128 x i1 vector value
-def v256i1 : VTVec<256, i1, 26>; // 256 x i1 vector value
-def v512i1 : VTVec<512, i1, 27>; // 512 x i1 vector value
-def v1024i1 : VTVec<1024, i1, 28>; // 1024 x i1 vector value
-def v2048i1 : VTVec<2048, i1, 29>; // 2048 x i1 vector value
-
-def v128i2 : VTVec<128, i2, 30>; // 128 x i2 vector value
-def v256i2 : VTVec<256, i2, 31>; // 256 x i2 vector value
-
-def v64i4 : VTVec<64, i4, 32>; // 64 x i4 vector value
-def v128i4 : VTVec<128, i4, 33>; // 128 x i4 vector value
-
-def v1i8 : VTVec<1, i8, 34>; // 1 x i8 vector value
-def v2i8 : VTVec<2, i8, 35>; // 2 x i8 vector value
-def v3i8 : VTVec<3, i8, 36>; // 3 x i8 vector value
-def v4i8 : VTVec<4, i8, 37>; // 4 x i8 vector value
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-def v16i8 : VTVec<16, i8, 39>; // 16 x i8 vector value
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-def v256i8 : VTVec<256, i8, 43>; // 256 x i8 vector value
-def v512i8 : VTVec<512, i8, 44>; // 512 x i8 vector value
-def v1024i8 : VTVec<1024, i8, 45>; // 1024 x i8 vector value
-
-def v1i16 : VTVec<1, i16, 46>; // 1 x i16 vector value
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-
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-
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-
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-
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-
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-
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-
-def nxv1i32 : VTScalableVec<1, i32, 157>; // n x 1 x i32 vector value
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-
-def nxv1i64 : VTScalableVec<1, i64, 163>; // n x 1 x i64 vector value
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-def nxv32i64 : VTScalableVec<32, i64, 168>; // n x 32 x i64 vector value
-
-def nxv1f16 : VTScalableVec<1, f16, 169>; // n x 1 x f16 vector value
-def nxv2f16 : VTScalableVec<2, f16, 170>; // n x 2 x f16 vector value
-def nxv4f16 : VTScalableVec<4, f16, 171>; // n x 4 x f16 vector value
-def nxv8f16 : VTScalableVec<8, f16, 172>; // n x 8 x f16 vector value
-def nxv16f16 : VTScalableVec<16, f16, 173>; // n x 16 x f16 vector value
-def nxv32f16 : VTScalableVec<32, f16, 174>; // n x 32 x f16 vector value
-
-def nxv1bf16 : VTScalableVec<1, bf16, 175>; // n x 1 x bf16 vector value
-def nxv2bf16 : VTScalableVec<2, bf16, 176>; // n x 2 x bf16 vector value
-def nxv4bf16 : VTScalableVec<4, bf16, 177>; // n x 4 x bf16 vector value
-def nxv8bf16 : VTScalableVec<8, bf16, 178>; // n x 8 x bf16 vector value
-def nxv16bf16 : VTScalableVec<16, bf16, 179>; // n x 16 x bf16 vector value
-def nxv32bf16 : VTScalableVec<32, bf16, 180>; // n x 32 x bf16 vector value
-
-def nxv1f32 : VTScalableVec<1, f32, 181>; // n x 1 x f32 vector value
-def nxv2f32 : VTScalableVec<2, f32, 182>; // n x 2 x f32 vector value
-def nxv4f32 : VTScalableVec<4, f32, 183>; // n x 4 x f32 vector value
-def nxv8f32 : VTScalableVec<8, f32, 184>; // n x 8 x f32 vector value
-def nxv16f32 : VTScalableVec<16, f32, 185>; // n x 16 x f32 vector value
-
-def nxv1f64 : VTScalableVec<1, f64, 186>; // n x 1 x f64 vector value
-def nxv2f64 : VTScalableVec<2, f64, 187>; // n x 2 x f64 vector value
-def nxv4f64 : VTScalableVec<4, f64, 188>; // n x 4 x f64 vector value
-def nxv8f64 : VTScalableVec<8, f64, 189>; // n x 8 x f64 vector value
-
-def x86mmx : ValueType<64, 190>; // X86 MMX value
-def Glue : ValueType<0, 191>; // Pre-RA sched glue
-def isVoid : ValueType<0, 192>; // Produces no value
-def untyped : ValueType<8, 193> { // Produces an untyped value
+def v5i1 : VTVec<5, i1, 21>; // 4 x i1 vector value
+def v6i1 : VTVec<6, i1, 22>; // 4 x i1 vector value
+def v7i1 : VTVec<7, i1, 23>; // 4 x i1 vector value
+def v8i1 : VTVec<8, i1, 24>; // 8 x i1 vector value
+def v9i1 : VTVec<9, i1, 25>; // 4 x i1 vector value
+def v10i1 : VTVec<10, i1, 26>; // 4 x i1 vector value
+def v11i1 : VTVec<11, i1, 27>; // 4 x i1 vector value
+def v12i1 : VTVec<12, i1, 28>; // 4 x i1 vector value
+def v16i1 : VTVec<16, i1, 29>; // 16 x i1 vector value
+def v32i1 : VTVec<32, i1, 30>; // 32 x i1 vector value
+def v64i1 : VTVec<64, i1, 31>; // 64 x i1 vector value
+def v128i1 : VTVec<128, i1, 32>; // 128 x i1 vector value
+def v256i1 : VTVec<256, i1, 33>; // 256 x i1 vector value
+def v512i1 : VTVec<512, i1, 34>; // 512 x i1 vector value
+def v1024i1 : VTVec<1024, i1, 35>; // 1024 x i1 vector value
+def v2048i1 : VTVec<2048, i1, 36>; // 2048 x i1 vector value
+
+def v128i2 : VTVec<128, i2, 37>; // 128 x i2 vector value
+def v256i2 : VTVec<256, i2, 38>; // 256 x i2 vector value
+
+def v64i4 : VTVec<64, i4, 39>; // 64 x i4 vector value
+def v128i4 : VTVec<128, i4, 40>; // 128 x i4 vector value
+
+def v1i8 : VTVec<1, i8, 41>; // 1 x i8 vector value
+def v2i8 : VTVec<2, i8, 42>; // 2 x i8 vector value
+def v3i8 : VTVec<3, i8, 43>; // 3 x i8 vector value
+def v4i8 : VTVec<4, i8, 44>; // 4 x i8 vector value
+def v5i8 : VTVec<5, i8, 45>; // 5 x i8 vector value
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+
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+
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+
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+
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+
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+
+def nxv1i8 : VTScalableVec<1, i8, 186>; // n x 1 x i8 vector value
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+
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+
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+
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+
+def nxv1bf16 : VTScalableVec<1, bf16, 217>; // n x 1 x bf16 vector value
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+
+def nxv1f32 : VTScalableVec<1, f32, 223>; // n x 1 x f32 vector value
+def nxv2f32 : VTScalableVec<2, f32, 224>; // n x 2 x f32 vector value
+def nxv4f32 : VTScalableVec<4, f32, 225>; // n x 4 x f32 vector value
+def nxv8f32 : VTScalableVec<8, f32, 226>; // n x 8 x f32 vector value
+def nxv16f32 : VTScalableVec<16, f32, 227>; // n x 16 x f32 vector value
+
+def nxv1f64 : VTScalableVec<1, f64, 228>; // n x 1 x f64 vector value
+def nxv2f64 : VTScalableVec<2, f64, 229>; // n x 2 x f64 vector value
+def nxv4f64 : VTScalableVec<4, f64, 230>; // n x 4 x f64 vector value
+def nxv8f64 : VTScalableVec<8, f64, 231>; // n x 8 x f64 vector value
+def nxv16f64 : VTScalableVec<16, f64, 232>; // n x 16 x f64 vector value
+
+def x86mmx : ValueType<64, 233>; // X86 MMX value
+def Glue : ValueType<0, 234>; // Pre-RA sched glue
+def isVoid : ValueType<0, 235>; // Produces no value
+def untyped : ValueType<8, 236> { // Produces an untyped value
let LLVMName = "Untyped";
}
-def funcref : ValueType<0, 194>; // WebAssembly's funcref type
-def externref : ValueType<0, 195>; // WebAssembly's externref type
-def exnref : ValueType<0, 196>; // WebAssembly's exnref type
-def x86amx : ValueType<8192, 197>; // X86 AMX value
-def i64x8 : ValueType<512, 198>; // 8 Consecutive GPRs (AArch64)
+def funcref : ValueType<0, 237>; // WebAssembly's funcref type
+def externref : ValueType<0, 238>; // WebAssembly's externref type
+def exnref : ValueType<0, 239>; // WebAssembly's exnref type
+def x86amx : ValueType<8192, 240>; // X86 AMX value
+def i64x8 : ValueType<512, 241>; // 8 Consecutive GPRs (AArch64)
def aarch64svcount
- : ValueType<16, 199>; // AArch64 predicate-as-counter
-def spirvbuiltin : ValueType<0, 200>; // SPIR-V's builtin type
+ : ValueType<16, 242>; // AArch64 predicate-as-counter
+def spirvbuiltin : ValueType<0, 243>; // SPIR-V's builtin type
let isNormalValueType = false in {
def token : ValueType<0, 248>; // TokenTy
diff --git a/llvm/lib/CodeGen/ValueTypes.cpp b/llvm/lib/CodeGen/ValueTypes.cpp
index df1c02c3dc67c..7a927fb77c238 100644
--- a/llvm/lib/CodeGen/ValueTypes.cpp
+++ b/llvm/lib/CodeGen/ValueTypes.cpp
@@ -237,8 +237,22 @@ Type *EVT::getTypeForEVT(LLVMContext &Context) const {
return FixedVectorType::get(Type::getInt1Ty(Context), 3);
case MVT::v4i1:
return FixedVectorType::get(Type::getInt1Ty(Context), 4);
+ case MVT::v5i1:
+ return FixedVectorType::get(Type::getInt1Ty(Context), 5);
+ case MVT::v6i1:
+ return FixedVectorType::get(Type::getInt1Ty(Context), 6);
+ case MVT::v7i1:
+ return FixedVectorType::get(Type::getInt1Ty(Context), 7);
case MVT::v8i1:
return FixedVectorType::get(Type::getInt1Ty(Context), 8);
+ case MVT::v9i1:
+ return FixedVectorType::get(Type::getInt1Ty(Context), 9);
+ case MVT::v10i1:
+ return FixedVectorType::get(Type::getInt1Ty(Context), 10);
+ case MVT::v11i1:
+ return FixedVectorType::get(Type::getInt1Ty(Context), 11);
+ case MVT::v12i1:
+ return FixedVectorType::get(Type::getInt1Ty(Context), 12);
case MVT::v16i1:
return FixedVectorType::get(Type::getInt1Ty(Context), 16);
case MVT::v32i1:
@@ -271,8 +285,22 @@ Type *EVT::getTypeForEVT(LLVMContext &Context) const {
return FixedVectorType::get(Type::getInt8Ty(Context), 3);
case MVT::v4i8:
return FixedVectorType::get(Type::getInt8Ty(Context), 4);
+ case MVT::v5i8:
+ return FixedVectorType::get(Type::getInt8Ty(Context), 5);
+ case MVT::v6i8:
+ return FixedVectorType::get(Type::getInt8Ty(Context), 6);
+ case MVT::v7i8:
+ return FixedVectorType::get(Type::getInt8Ty(Context), 7);
case MVT::v8i8:
return FixedVectorType::get(Type::getInt8Ty(Context), 8);
+ case MVT::v9i8:
+ return FixedVectorType::get(Type::getInt8Ty(Context), 9);
+ case MVT::v10i8:
+ return FixedVectorType::get(Type::getInt8Ty(Context), 10);
+ case MVT::v11i8:
+ return FixedVectorType::get(Type::getInt8Ty(Context), 11);
+ case MVT::v12i8:
+ return FixedVectorType::get(Type::getInt8Ty(Context), 12);
case MVT::v16i8:
return FixedVectorType::get(Type::getInt8Ty(Context), 16);
case MVT::v32i8:
@@ -295,8 +323,22 @@ Type *EVT::getTypeForEVT(LLVMContext &Context) const {
return FixedVectorType::get(Type::getInt16Ty(Context), 3);
case MVT::v4i16:
return FixedVectorType::get(Type::getInt16Ty(Context), 4);
+ case MVT::v5i16:
+ return FixedVectorType::get(Type::getInt16Ty(Context), 5);
+ case MVT::v6i16:
+ return FixedVectorType::get(Type::getInt16Ty(Context), 6);
+ case MVT::v7i16:
+ return FixedVectorType::get(Type::getInt16Ty(Context), 7);
case MVT::v8i16:
return FixedVectorType::get(Type::getInt16Ty(Context), 8);
+ case MVT::v9i16:
+ return FixedVectorType::get(Type::getInt16Ty(Context), 9);
+ case MVT::v10i16:
+ return FixedVectorType::get(Type::getInt16Ty(Context), 10);
+ case MVT::v11i16:
+ return FixedVectorType::get(Type::getInt16Ty(Context), 11);
+ case MVT::v12i16:
+ return FixedVectorType::get(Type::getInt16Ty(Context), 12);
case MVT::v16i16:
return FixedVectorType::get(Type::getInt16Ty(Context), 16);
case MVT::v32i16:
@@ -357,8 +399,22 @@ Type *EVT::getTypeForEVT(LLVMContext &Context) const {
return FixedVectorType::get(Type::getInt64Ty(Context), 3);
case MVT::v4i64:
return FixedVectorType::get(Type::getInt64Ty(Context), 4);
+ case MVT::v5i64:
+ return FixedVectorType::get(Type::getInt64Ty(Context), 5);
+ case MVT::v6i64:
+ return FixedVectorType::get(Type::getInt64Ty(Context), 6);
+ case MVT::v7i64:
+ return FixedVectorType::get(Type::getInt64Ty(Context), 7);
case MVT::v8i64:
return FixedVectorType::get(Type::getInt64Ty(Context), 8);
+ case MVT::v9i64:
+ return FixedVectorType::get(Type::getInt64Ty(Context), 9);
+ case MVT::v10i64:
+ return FixedVectorType::get(Type::getInt64Ty(Context), 10);
+ case MVT::v11i64:
+ return FixedVectorType::get(Type::getInt64Ty(Context), 11);
+ case MVT::v12i64:
+ return FixedVectorType::get(Type::getInt64Ty(Context), 12);
case MVT::v16i64:
return FixedVectorType::get(Type::getInt64Ty(Context), 16);
case MVT::v32i64:
@@ -379,8 +435,22 @@ Type *EVT::getTypeForEVT(LLVMContext &Context) const {
return FixedVectorType::get(Type::getHalfTy(Context), 3);
case MVT::v4f16:
return FixedVectorType::get(Type::getHalfTy(Context), 4);
+ case MVT::v5f16:
+ return FixedVectorType::get(Type::getHalfTy(Context), 5);
+ case MVT::v6f16:
+ return FixedVectorType::get(Type::getHalfTy(Context), 6);
+ case MVT::v7f16:
+ return FixedVectorType::get(Type::getHalfTy(Context), 7);
case MVT::v8f16:
return FixedVectorType::get(Type::getHalfTy(Context), 8);
+ case MVT::v9f16:
+ return FixedVectorType::get(Type::getHalfTy(Context), 9);
+ case MVT::v10f16:
+ return FixedVectorType::get(Type::getHalfTy(Context), 10);
+ case MVT::v11f16:
+ return FixedVectorType::get(Type::getHalfTy(Context), 11);
+ case MVT::v12f16:
+ return FixedVectorType::get(Type::getHalfTy(Context), 12);
case MVT::v16f16:
return FixedVectorType::get(Type::getHalfTy(Context), 16);
case MVT::v32f16:
@@ -457,8 +527,22 @@ Type *EVT::getTypeForEVT(LLVMContext &Context) const {
return FixedVectorType::get(Type::getDoubleTy(Context), 3);
case MVT::v4f64:
return FixedVectorType::get(Type::getDoubleTy(Context), 4);
+ case MVT::v5f64:
+ return FixedVectorType::get(Type::getDoubleTy(Context), 5);
+ case MVT::v6f64:
+ return FixedVectorType::get(Type::getDoubleTy(Context), 6);
+ case MVT::v7f64:
+ return FixedVectorType::get(Type::getDoubleTy(Context), 7);
case MVT::v8f64:
return FixedVectorType::get(Type::getDoubleTy(Context), 8);
+ case MVT::v9f64:
+ return FixedVectorType::get(Type::getDoubleTy(Context), 9);
+ case MVT::v10f64:
+ return FixedVectorType::get(Type::getDoubleTy(Context), 10);
+ case MVT::v11f64:
+ return FixedVectorType::get(Type::getDoubleTy(Context), 11);
+ case MVT::v12f64:
+ return FixedVectorType::get(Type::getDoubleTy(Context), 12);
case MVT::v16f64:
return FixedVectorType::get(Type::getDoubleTy(Context), 16);
case MVT::v32f64:
@@ -575,6 +659,8 @@ Type *EVT::getTypeForEVT(LLVMContext &Context) const {
return ScalableVectorType::get(Type::getDoubleTy(Context), 4);
case MVT::nxv8f64:
return ScalableVectorType::get(Type::getDoubleTy(Context), 8);
+ case MVT::nxv16f64:
+ return ScalableVectorType::get(Type::getDoubleTy(Context), 16);
case MVT::Metadata: return Type::getMetadataTy(Context);
}
// clang-format on
diff --git a/llvm/lib/Target/AMDGPU/AMDGPUISelLowering.cpp b/llvm/lib/Target/AMDGPU/AMDGPUISelLowering.cpp
index 522b3a34161cd..b97277af05606 100644
--- a/llvm/lib/Target/AMDGPU/AMDGPUISelLowering.cpp
+++ b/llvm/lib/Target/AMDGPU/AMDGPUISelLowering.cpp
@@ -349,6 +349,7 @@ AMDGPUTargetLowering::AMDGPUTargetLowering(const TargetMachine &TM,
setTruncStoreAction(MVT::v2f64, MVT::v2f16, Expand);
setTruncStoreAction(MVT::v3i32, MVT::v3i8, Expand);
+ setTruncStoreAction(MVT::v5i32, MVT::v5i8, Expand);
setTruncStoreAction(MVT::v3i64, MVT::v3i32, Expand);
setTruncStoreAction(MVT::v3i64, MVT::v3i16, Expand);
@@ -1196,7 +1197,7 @@ void AMDGPUTargetLowering::analyzeFormalArgumentsCompute(
if (NumRegs == 1) {
// This argument is not split, so the IR type is the memory type.
- if (ArgVT.isExtended()) {
+ if (ArgVT.isExtended() || (ArgVT.isVector() && !ArgVT.isPow2VectorType())) {
// We have an extended type, like i24, so we should just use the
// register type.
MemVT = RegisterVT;
diff --git a/llvm/test/CodeGen/AArch64/GlobalISel/arm64-irtranslator.ll b/llvm/test/CodeGen/AArch64/GlobalISel/arm64-irtranslator.ll
index eb94cc5d0fb61..13df827cfcc7f 100644
--- a/llvm/test/CodeGen/AArch64/GlobalISel/arm64-irtranslator.ll
+++ b/llvm/test/CodeGen/AArch64/GlobalISel/arm64-irtranslator.ll
@@ -2346,7 +2346,7 @@ define float @test_nearbyint_f32(float %x) {
}
; CHECK-LABEL: name: test_llvm.aarch64.neon.ld3.v4i32.p0i32
-; CHECK: %1:_(<4 x s32>), %2:_(<4 x s32>), %3:_(<4 x s32>) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.aarch64.neon.ld3), %0(p0) :: (load (s384) from %ir.ptr, align 64)
+; CHECK: %1:_(<4 x s32>), %2:_(<4 x s32>), %3:_(<4 x s32>) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.aarch64.neon.ld3), %0(p0) :: (load (<6 x s64>) from %ir.ptr, align 64)
define void @test_llvm.aarch64.neon.ld3.v4i32.p0i32(ptr %ptr) {
%arst = call { <4 x i32>, <4 x i32>, <4 x i32> } @llvm.aarch64.neon.ld3.v4i32.p0(ptr %ptr)
ret void
diff --git a/llvm/test/CodeGen/X86/vector-interleaved-load-i64-stride-5.ll b/llvm/test/CodeGen/X86/vector-interleaved-load-i64-stride-5.ll
index f27619738a0ea..8ed26edd6650e 100644
--- a/llvm/test/CodeGen/X86/vector-interleaved-load-i64-stride-5.ll
+++ b/llvm/test/CodeGen/X86/vector-interleaved-load-i64-stride-5.ll
@@ -57,61 +57,61 @@ define void @load_i64_stride5_vf2(ptr %in.vec, ptr %out.vec0, ptr %out.vec1, ptr
;
; AVX2-LABEL: load_i64_stride5_vf2:
; AVX2: # %bb.0:
-; AVX2-NEXT: vmovaps (%rdi), %ymm0
-; AVX2-NEXT: vmovdqa (%rdi), %xmm1
-; AVX2-NEXT: vmovdqa 32(%rdi), %xmm2
-; AVX2-NEXT: vmovdqa 48(%rdi), %xmm3
-; AVX2-NEXT: vmovdqa 64(%rdi), %xmm4
-; AVX2-NEXT: vpblendd {{.*#+}} xmm5 = xmm1[0,1],xmm2[2,3]
-; AVX2-NEXT: vpalignr {{.*#+}} xmm1 = xmm1[8,9,10,11,12,13,14,15],xmm3[0,1,2,3,4,5,6,7]
-; AVX2-NEXT: vblendps {{.*#+}} ymm0 = ymm0[0,1],mem[2,3],ymm0[4,5],mem[6,7]
-; AVX2-NEXT: vpalignr {{.*#+}} xmm3 = mem[8,9,10,11,12,13,14,15],xmm4[0,1,2,3,4,5,6,7]
-; AVX2-NEXT: vpblendd {{.*#+}} xmm2 = xmm2[0,1],xmm4[2,3]
-; AVX2-NEXT: vmovdqa %xmm5, (%rsi)
-; AVX2-NEXT: vmovdqa %xmm1, (%rdx)
-; AVX2-NEXT: vextractf128 $1, %ymm0, (%rcx)
-; AVX2-NEXT: vmovdqa %xmm3, (%r8)
-; AVX2-NEXT: vmovdqa %xmm2, (%r9)
+; AVX2-NEXT: vmovdqa (%rdi), %xmm0
+; AVX2-NEXT: vmovdqa 32(%rdi), %xmm1
+; AVX2-NEXT: vmovdqa 48(%rdi), %xmm2
+; AVX2-NEXT: vmovdqa 64(%rdi), %xmm3
+; AVX2-NEXT: vpblendd {{.*#+}} xmm4 = xmm0[0,1],xmm1[2,3]
+; AVX2-NEXT: vpalignr {{.*#+}} xmm0 = xmm0[8,9,10,11,12,13,14,15],xmm2[0,1,2,3,4,5,6,7]
+; AVX2-NEXT: vmovaps (%rdi), %ymm2
+; AVX2-NEXT: vblendps {{.*#+}} ymm2 = ymm2[0,1],mem[2,3],ymm2[4,5],mem[6,7]
+; AVX2-NEXT: vpalignr {{.*#+}} xmm5 = mem[8,9,10,11,12,13,14,15],xmm3[0,1,2,3,4,5,6,7]
+; AVX2-NEXT: vpblendd {{.*#+}} xmm1 = xmm1[0,1],xmm3[2,3]
+; AVX2-NEXT: vmovdqa %xmm4, (%rsi)
+; AVX2-NEXT: vmovdqa %xmm0, (%rdx)
+; AVX2-NEXT: vextractf128 $1, %ymm2, (%rcx)
+; AVX2-NEXT: vmovdqa %xmm5, (%r8)
+; AVX2-NEXT: vmovdqa %xmm1, (%r9)
; AVX2-NEXT: vzeroupper
; AVX2-NEXT: retq
;
; AVX2-FP-LABEL: load_i64_stride5_vf2:
; AVX2-FP: # %bb.0:
-; AVX2-FP-NEXT: vmovaps (%rdi), %ymm0
-; AVX2-FP-NEXT: vmovdqa (%rdi), %xmm1
-; AVX2-FP-NEXT: vmovdqa 32(%rdi), %xmm2
-; AVX2-FP-NEXT: vmovdqa 48(%rdi), %xmm3
-; AVX2-FP-NEXT: vmovdqa 64(%rdi), %xmm4
-; AVX2-FP-NEXT: vpblendd {{.*#+}} xmm5 = xmm1[0,1],xmm2[2,3]
-; AVX2-FP-NEXT: vpalignr {{.*#+}} xmm1 = xmm1[8,9,10,11,12,13,14,15],xmm3[0,1,2,3,4,5,6,7]
-; AVX2-FP-NEXT: vblendps {{.*#+}} ymm0 = ymm0[0,1],mem[2,3],ymm0[4,5],mem[6,7]
-; AVX2-FP-NEXT: vpalignr {{.*#+}} xmm3 = mem[8,9,10,11,12,13,14,15],xmm4[0,1,2,3,4,5,6,7]
-; AVX2-FP-NEXT: vpblendd {{.*#+}} xmm2 = xmm2[0,1],xmm4[2,3]
-; AVX2-FP-NEXT: vmovdqa %xmm5, (%rsi)
-; AVX2-FP-NEXT: vmovdqa %xmm1, (%rdx)
-; AVX2-FP-NEXT: vextractf128 $1, %ymm0, (%rcx)
-; AVX2-FP-NEXT: vmovdqa %xmm3, (%r8)
-; AVX2-FP-NEXT: vmovdqa %xmm2, (%r9)
+; AVX2-FP-NEXT: vmovdqa (%rdi), %xmm0
+; AVX2-FP-NEXT: vmovdqa 32(%rdi), %xmm1
+; AVX2-FP-NEXT: vmovdqa 48(%rdi), %xmm2
+; AVX2-FP-NEXT: vmovdqa 64(%rdi), %xmm3
+; AVX2-FP-NEXT: vpblendd {{.*#+}} xmm4 = xmm0[0,1],xmm1[2,3]
+; AVX2-FP-NEXT: vpalignr {{.*#+}} xmm0 = xmm0[8,9,10,11,12,13,14,15],xmm2[0,1,2,3,4,5,6,7]
+; AVX2-FP-NEXT: vmovaps (%rdi), %ymm2
+; AVX2-FP-NEXT: vblendps {{.*#+}} ymm2 = ymm2[0,1],mem[2,3],ymm2[4,5],mem[6,7]
+; AVX2-FP-NEXT: vpalignr {{.*#+}} xmm5 = mem[8,9,10,11,12,13,14,15],xmm3[0,1,2,3,4,5,6,7]
+; AVX2-FP-NEXT: vpblendd {{.*#+}} xmm1 = xmm1[0,1],xmm3[2,3]
+; AVX2-FP-NEXT: vmovdqa %xmm4, (%rsi)
+; AVX2-FP-NEXT: vmovdqa %xmm0, (%rdx)
+; AVX2-FP-NEXT: vextractf128 $1, %ymm2, (%rcx)
+; AVX2-FP-NEXT: vmovdqa %xmm5, (%r8)
+; AVX2-FP-NEXT: vmovdqa %xmm1, (%r9)
; AVX2-FP-NEXT: vzeroupper
; AVX2-FP-NEXT: retq
;
; AVX2-FCP-LABEL: load_i64_stride5_vf2:
; AVX2-FCP: # %bb.0:
-; AVX2-FCP-NEXT: vmovaps (%rdi), %ymm0
-; AVX2-FCP-NEXT: vmovdqa (%rdi), %xmm1
-; AVX2-FCP-NEXT: vmovdqa 32(%rdi), %xmm2
-; AVX2-FCP-NEXT: vmovdqa 48(%rdi), %xmm3
-; AVX2-FCP-NEXT: vmovdqa 64(%rdi), %xmm4
-; AVX2-FCP-NEXT: vpblendd {{.*#+}} xmm5 = xmm1[0,1],xmm2[2,3]
-; AVX2-FCP-NEXT: vpalignr {{.*#+}} xmm1 = xmm1[8,9,10,11,12,13,14,15],xmm3[0,1,2,3,4,5,6,7]
-; AVX2-FCP-NEXT: vblendps {{.*#+}} ymm0 = ymm0[0,1],mem[2,3],ymm0[4,5],mem[6,7]
-; AVX2-FCP-NEXT: vpalignr {{.*#+}} xmm3 = mem[8,9,10,11,12,13,14,15],xmm4[0,1,2,3,4,5,6,7]
-; AVX2-FCP-NEXT: vpblendd {{.*#+}} xmm2 = xmm2[0,1],xmm4[2,3]
-; AVX2-FCP-NEXT: vmovdqa %xmm5, (%rsi)
-; AVX2-FCP-NEXT: vmovdqa %xmm1, (%rdx)
-; AVX2-FCP-NEXT: vextractf128 $1, %ymm0, (%rcx)
-; AVX2-FCP-NEXT: vmovdqa %xmm3, (%r8)
-; AVX2-FCP-NEXT: vmovdqa %xmm2, (%r9)
+; AVX2-FCP-NEXT: vmovdqa (%rdi), %xmm0
+; AVX2-FCP-NEXT: vmovdqa 32(%rdi), %xmm1
+; AVX2-FCP-NEXT: vmovdqa 48(%rdi), %xmm2
+; AVX2-FCP-NEXT: vmovdqa 64(%rdi), %xmm3
+; AVX2-FCP-NEXT: vpblendd {{.*#+}} xmm4 = xmm0[0,1],xmm1[2,3]
+; AVX2-FCP-NEXT: vpalignr {{.*#+}} xmm0 = xmm0[8,9,10,11,12,13,14,15],xmm2[0,1,2,3,4,5,6,7]
+; AVX2-FCP-NEXT: vmovaps (%rdi), %ymm2
+; AVX2-FCP-NEXT: vblendps {{.*#+}} ymm2 = ymm2[0,1],mem[2,3],ymm2[4,5],mem[6,7]
+; AVX2-FCP-NEXT: vpalignr {{.*#+}} xmm5 = mem[8,9,10,11,12,13,14,15],xmm3[0,1,2,3,4,5,6,7]
+; AVX2-FCP-NEXT: vpblendd {{.*#+}} xmm1 = xmm1[0,1],xmm3[2,3]
+; AVX2-FCP-NEXT: vmovdqa %xmm4, (%rsi)
+; AVX2-FCP-NEXT: vmovdqa %xmm0, (%rdx)
+; AVX2-FCP-NEXT: vextractf128 $1, %ymm2, (%rcx)
+; AVX2-FCP-NEXT: vmovdqa %xmm5, (%r8)
+; AVX2-FCP-NEXT: vmovdqa %xmm1, (%r9)
; AVX2-FCP-NEXT: vzeroupper
; AVX2-FCP-NEXT: retq
;
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