<div dir="ltr">Hi<div><br></div><div>I would like to create a special case match pattern for OR instruction in AArch64 (Turn it into ADD). I am kind of new to table-gen and AArch64. It seems the first pattern with GPR32 works, but not the second pattern with SIMD registers.</div><div><br></div><div>def special_rule_for_or : PatFrag<(ops node:$lhs, node:$rhs), (or node:$lhs, node:$rhs),[{<br>     return trueOrFalse(); // return true or false depending on a set of rules.<br>}]>;<br></div><div><br></div><div>def : Pat<(special_rule_for_or GPR32:$src1, GPR32:$src2),<br>          (ADDWrr GPR32:$src1, GPR32:$src2)>;<br><br>def : Pat<(special_rule_for_or (v16i8 FPR128:$src1), (v16i8 FPR128:$src2)),<br>          (ADDWrr (v16i8 FPR128:$src1), (v16i8 FPR128:$src2))>;<br></div><div><br></div><div><div>This is the error I am seeing now.</div><div>>>>>>>>>></div><div>Type set is empty for each HW mode:</div><div>possible type contradiction in the pattern below (use -print-records with llvm-tblgen to see all expanded records).<br>anonymous_9036:         (ADDWrr:{ *:[i32] } FPR128:{ *:[] }:$src1, FPR128:{ *:[v16i8] }:$src2)<br>Generated from record:<br>anonymous_9036 {        // Pattern Pat<br>  dag PatternToMatch = (or_is_add (v16i8 FPR128:$src1), (v16i8 FPR128:$src2));<br>  list<dag> ResultInstrs = [(ADDWrr (v16i8 FPR128:$src1), (v16i8 FPR128:$src2))];<br>  list<Predicate> Predicates = [];<br>  int AddedComplexity = 0;<br>}<br>Included from /usr/local/google/home/adriantong/opensource/llvm-project/llvm/lib/Target/AArch64/AArch64.td:538:<br>/usr/local/google/home/adriantong/opensource/llvm-project/llvm/lib/Target/AArch64/AArch64InstrInfo.td:8229:1: error: Type set is empty for each HW mode in 'anonymous_9036'<br></div><div><<<<<<<<<<</div><div><br></div><div>Thanks !</div><div><br></div></div></div>