<div>Hello, </div><div><div><div><br></div><div>def GPR : RegisterClass<"ABC", [v1i16, v1f16], 16, (add</div><div>    IA, IB, IC, ID, IE, IF, IG, IH</div><div>  )>;</div></div><div><br></div><div>def MGPR : RegisterClass<"ABC", [v1i16, v1f16], 16, (add</div><div>    IA, IB, IC, ID, IE, IF, IG, IH</div><div>  )>;</div></div><div><br></div><div><div>def SGPR32 : RegisterClass<"ABC", [ i32, f32 ], 32, (add </div><div>    DS0, DS1, DS2, DS3, DS4, DS5, DS6, DS7, DS8, DS9, DS10,DS11,</div><div><span style="white-space:pre">        </span>DS12, DS13, DS14, DS15</div><div>  )>;</div></div><div><br></div><div><div>def uimm2 : Operand<i32>, ImmLeaf<i32, [{return isUInt<2>(Imm);}]> {</div><div>  let ParserMatchClass = UImmAsmOperand<2>;</div><div>  let DecoderMethod = "decodeUImmOperand<2>";</div><div>}</div></div><div><br></div><div>possible type contradiction in the pattern below (use -print-records with llvm-tblgen to see all expanded records).</div><div><div>vtInt: <span style="white-space:pre">        </span>(vt:{ *:[Other] })</div><div>UNREACHABLE executed at /home/nancy/rpp_llvm/rpp_clang/llvm/utils/TableGen/CodeGenDAGPatterns.cpp:824!</div></div><div><br></div><div><div>def LOADbos {<span style="white-space:pre">  </span>// Instruction ABCInst ABCInstMMEMrr</div><div>  field bits<32> Inst = { 0, 0, 0, 0, rs1{2}, rs1{1}, rs1{0}, index{0}, 0, 0, 0, 1, 0, rbase{3}, rbase{2}, rbase{1}, rbase{0}, rbase{4}, roffset{4}, roffset{3}, roffset{2}, roffset{1}, roffset{0}, 0, 0, 0, 0, 0, 0, 0, 0, 0 };</div><div>  field bits<32> SoftFail = { 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0 };</div><div>  string Namespace = "ABC";</div><div>  dag OutOperandList = (outs GPR:$rs1);</div><div>  dag InOperandList = (ins SGPR32:$rbase, MGPR:$roffset, uimm2:$rshift);</div><div>  string AsmString = "LOAD<span style="white-space:pre">  </span>[$rbase + ( $roffset << $rshift )], $rs1";</div><div>  list<dag> Pattern = [(set v1i16:$rs1, (load (add (v1i32 (bitconvert i32:$rbase)), (shl (v1i32 (sext v1i16:$roffset)), (v1i32 (build_vector uimm2:$rshift))))))];</div><div>  list<Register> Uses = [];</div><div>  list<Register> Defs = [];</div><div>  list<Predicate> Predicates = [];</div></div><div><br></div><div><br></div><div>-gen-dag-isel -debug</div><div><div>PATTERN: (ld:{ *:[v1i16] } (add:{ *:[v1i32] } (shl:{ *:[v1i32] } (sext:{ *:[v1i32] } v1i16:{ *:[v1i16] }:$roffset), (build_vector:{ *:[v1i32] } (imm:{ *:[i32] })<<P:Predicate_uimm2>>:$rshift)), (bitconvert:{ *:[v1i32] } i32:{ *:[i32] }:$rbase)))<<P:Predicate_unindexedload>><<P:Predicate_load>></div><div>RESULT:  (LOADbos:{ *:[v1i16] } i32:{ *:[i32] }:$rbase, v1i16:{ *:[v1i16] }:$roffset, (imm:{ *:[i32] }):$rshift)</div><div>PATTERN: (st v1i16:{ *:[v1i16] }:$rs1, (add:{ *:[v1i32] } v1i32:{ *:[v1i32] }:$roffset, (bitconvert:{ *:[v1i32] } i32:{ *:[i32] }:$rbase)))<<P:Predicate_unindexedstore>><<P:Predicate_store>></div><div>RESULT:  (STORErr v1i16:{ *:[v1i16] }:$rs1, i32:{ *:[i32] }:$rbase, v1i32:{ *:[v1i32] }:$roffset)</div></div><div><div>Type set is empty for each HW mode:</div><div>possible type contradiction in the pattern below (use -print-records with llvm-tblgen to see all expanded records).</div><div>vtInt: <span style="white-space:pre">  </span>(vt:{ *:[Other] })</div><div>UNREACHABLE executed at /home/nancy/work/rpp_clang/llvm/utils/TableGen/CodeGenDAGPatterns.cpp:824!</div></div><div><br></div><div><br></div><div>Any idea to solve this problem?</div><div><br></div><div><br></div>