<div dir="ltr">Got it. Thanks. I'd vote for just reporting the issue to Intel and keep our existing behavior.</div><div class="gmail_extra"><br><div class="gmail_quote">On Tue, Dec 5, 2017 at 7:14 PM, Rafael Avila de Espindola <span dir="ltr"><<a href="mailto:rafael.espindola@gmail.com" target="_blank">rafael.espindola@gmail.com</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><span class="">Rui Ueyama <<a href="mailto:ruiu@google.com">ruiu@google.com</a>> writes:<br>
<br>
> Somewhat orthogonal to the original issue, but if object files are aligned<br>
> only to two bytes in a static archive, and if we are using the four byte<br>
> aligned load instruction on armv6 to load data from object files, that<br>
> means current LLVM can easily cause a bus error on armv6, no?<br>
<br>
</span>We are not using a 4 byte aligned load. We are using:<br>
<span class=""><br>
>> the 2 byte aligned case is<br>
>><br>
>>   ldrh    r1, [r0, #2]<br>
>>   ldrh    r0, [r0]<br>
>>   orr     r0, r0, r1, lsl #16<br>
<br>
</span>That is why the check for the section being at least 2 byte aligned is<br>
important.<br>
<br>
The 2 is from<br>
<br>
  using Elf_Word = support::detail::packed_<wbr>endian_specific_integral<<br>
      uint32_t, target_endianness, 2>;<br>
<br>
Cheers,<br>
Rafael<br>
</blockquote></div><br></div>