<div dir="ltr">There are other CPUs with similar restrictions. You could look at how they handle it. An example which springs to mind is ARM A32 LDRD and STRD (load/store two consecutive registers). I think some other architectures do the same for operations which return two results, such as div/mod or NxN->2N multiply.<div><br></div></div><div class="gmail_extra"><br><div class="gmail_quote">On Fri, Sep 9, 2016 at 3:56 PM, Ruiling Song via llvm-dev <span dir="ltr"><<a href="mailto:llvm-dev@lists.llvm.org" target="_blank">llvm-dev@lists.llvm.org</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div dir="ltr"><div>Hi,</div><div><br></div>The gpu target  I am working on requires the 'value' and 'address' operands of memory store instruction in consecutive register. Anybody has suggestion?<span class="HOEnZb"><font color="#888888"><div><br></div><div>- Ruiling</div></font></span></div>
<br>______________________________<wbr>_________________<br>
LLVM Developers mailing list<br>
<a href="mailto:llvm-dev@lists.llvm.org">llvm-dev@lists.llvm.org</a><br>
<a href="http://lists.llvm.org/cgi-bin/mailman/listinfo/llvm-dev" rel="noreferrer" target="_blank">http://lists.llvm.org/cgi-bin/<wbr>mailman/listinfo/llvm-dev</a><br>
<br></blockquote></div><br></div>