<div dir="ltr">Oh, thanks a lot Matt. :-)<br></div><div class="gmail_extra"><br><div class="gmail_quote">On Tue, Sep 22, 2015 at 10:19 AM, Matt Arsenault <span dir="ltr"><<a href="mailto:arsenm2@gmail.com" target="_blank">arsenm2@gmail.com</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div style="word-wrap:break-word"><br><div><blockquote type="cite"><div><div class="h5"><div>On Sep 22, 2015, at 1:12 AM, Sky Flyer via llvm-dev <<a href="mailto:llvm-dev@lists.llvm.org" target="_blank">llvm-dev@lists.llvm.org</a>> wrote:</div><br></div></div><div><div><div class="h5"><div dir="ltr"><div><div><div><div><div>Hi all,<br><br></div>what is exactly "zero_reg"?<br><br>from ARMInstFromats.td:<br><br><b>def pred : PredicateOperand<OtherVT, (ops i32imm, i32imm), (ops (i32 14), (i32 zero_reg))> {...}</b><br><br></div>I thought zero_reg can be replace by a random name like (alu_stat_reg for alu state register) but when I compiled it, I figure out that zero_reg is a predefined variable.<br><br></div>Can someone please give me more information about zero_reg and if possible more about PredicateOperand operands.<br><br></div>Cheers,<br></div>ES<br></div></div></div>
_______________________________________________<br>LLVM Developers mailing list<br><a href="mailto:llvm-dev@lists.llvm.org" target="_blank">llvm-dev@lists.llvm.org</a><br><a href="http://lists.llvm.org/cgi-bin/mailman/listinfo/llvm-dev" target="_blank">http://lists.llvm.org/cgi-bin/mailman/listinfo/llvm-dev</a><br></div></blockquote></div><br><div><br></div><div>This corresponds to NoRegister (this could use a rename). It allows you to emit an operand an an instruction pattern with an invalid register value which presumably something else expects to fill in later.</div><div><br></div><div><br></div></div></blockquote></div><br></div>