<div dir="ltr">Whenever I'm doing something like :<br><div><br>    const TargetRegisterClass *RC = getRegClassFor(RegVT);<br>    unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);<br><br>    Chain = DAG.getCopyToReg(Chain, DL, VReg, Val);<br>    Val = DAG.getCopyFromReg(Chain, DL, VReg, RegVT);<br>    Chain = Val.getValue(1);<br><br></div><div>I end up getting assertion failure about node being emited out of order :<br></div><div><br>unsigned int llvm::InstrEmitter::getVR(llvm::SDValue, 
DenseMap<llvm::SDValue, unsigned int> &): Assertion `I != 
VRBaseMap.end() && "Node emitted out of order - late"' failed.<br><br></div><div>What does it mean and how do I fix it ?<br></div></div>