<div dir="ltr">hi, LLVM, <div><br></div><div style>I found there is a flag DisableHazardRecognizer in TargetInstrImpl.cpp. I still don't understand how llvm detects data hazard in pre-RA-sched. pre-RA-sched is based on SDNode and all operands are vregs. Even you can calculate the operators of SDNodes, the data hazard in vreg are not same as physical register data hazard. Is it useful to optimize processor pipeline? </div>
<div style><br></div><div style>thanks,</div><div style>--lx</div><div style><br></div></div>