<div dir="ltr">David, thanks for your immediate response.<div><br></div><div>Since iPTR is a reserved type for tablegen internal use, can you make a further explanation?</div><div><br></div><div style>On the other hand, it can be simply treated as a register class assignment problem during register allocation.</div>
<div style>Assume both pointer and integet have a 32 bit width. backend handles it just as to i32. When it performs register allocation, it can retrieve from target constraint information about which register class is valid for a operand, and this is determined by which instruction consumes the operand.</div>
<div style><br></div><div style>So is there a convienient way to constrain register class assignment, like a tablegen interface or something else?</div><div style><br></div><div style>Regards.</div><div><div class="gmail_extra">
<br><div class="gmail_quote">2013/6/21 David Chisnall <span dir="ltr"><<a href="mailto:David.Chisnall@cl.cam.ac.uk" target="_blank">David.Chisnall@cl.cam.ac.uk</a>></span><br>
<blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left-width:1px;border-left-color:rgb(204,204,204);border-left-style:solid;padding-left:1ex">We also have this problem, and have added iPTR types to the back end.  Our pointers are actually fat pointers, so this also requires tweaking some optimisations (for example, things like to turn GEPs with 64-bit offsets into pointer-sized offsets, but our pointers are larger than any integer type that we support...).  Most of the changes are a bit ugly, and I'm loath to upstream them without an in-tree target that has these requirements, or they will be hard for anyone else to keep working.<br>


<br>
David<br>
<div><div><br>
On 21 Jun 2013, at 06:00, 杨勇勇 <<a href="mailto:triple.yang@gmail.com" target="_blank">triple.yang@gmail.com</a>> wrote:<br>
<br>
> llvm code generator lowers both integer and pointer types into ixx(say, i16, i32, i64, ...). This make senses for some optimizations.<br>
><br>
> However, integer registers and pointer registers is expilicitly distinguished from each other for some architectures, like TriCore, Blackfin, and our lab prototype dsp, which accelerates address computation and memory access.<br>


><br>
> I have already read this mail thread: <a href="http://lists.cs.uiuc.edu/pipermail/llvmdev/2009-May/022142.html" target="_blank">http://lists.cs.uiuc.edu/pipermail/llvmdev/2009-May/022142.html</a> , and I am wondering how is the progress about it.<br>


><br>
> Thanks.<br>
><br>
> --<br>
> 杨勇勇 (Yang Yong-Yong)<br>
</div></div>> _______________________________________________<br>
> LLVM Developers mailing list<br>
> <a href="mailto:LLVMdev@cs.uiuc.edu" target="_blank">LLVMdev@cs.uiuc.edu</a>         <a href="http://llvm.cs.uiuc.edu" target="_blank">http://llvm.cs.uiuc.edu</a><br>
> <a href="http://lists.cs.uiuc.edu/mailman/listinfo/llvmdev" target="_blank">http://lists.cs.uiuc.edu/mailman/listinfo/llvmdev</a><br>
<br>
</blockquote></div><br><br clear="all"><div><br></div>-- <br>杨勇勇 (Yang Yong-Yong)
</div></div></div>