Thanks Hal. <div><br><div class="gmail_quote">On Fri, Oct 28, 2011 at 2:19 AM, Hal Finkel <span dir="ltr"><<a href="mailto:hfinkel@anl.gov">hfinkel@anl.gov</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex;">
Carter,<br>
<br>
In my opinion (and I was the one who committed the changes in question),<br>
it depends on the hardware. The pipeline descriptions are for the PPC<br>
440, which is an embedded PPC chip use in a variety of places. As such,<br>
it is a fairly specific target, and using pipeline-hazard-based<br>
scheduling for specific embedded targets is not uncommon. The backends<br>
for ARM and MBlaze have similar pipeline information for use by their<br>
schedulers.<br>
<br>
 -Hal<br>
<div><div></div><div class="h5"><br>
On Thu, 2011-10-27 at 13:28 -0700, Carter Cheng wrote:<br>
> Hello,<br>
><br>
> I was looking over some of the Target commits. I did notice some<br>
> detailed pipeline descriptions in the ppc backends. I havent noticed<br>
> anything in the literature describing this technique. Is this a<br>
> standard approach for mapping SSA to hardware?<br>
><br>
> Thanks in advance,<br>
><br>
> Carter.<br>
</div></div>> _______________________________________________<br>
> LLVM Developers mailing list<br>
> <a href="mailto:LLVMdev@cs.uiuc.edu">LLVMdev@cs.uiuc.edu</a>         <a href="http://llvm.cs.uiuc.edu" target="_blank">http://llvm.cs.uiuc.edu</a><br>
> <a href="http://lists.cs.uiuc.edu/mailman/listinfo/llvmdev" target="_blank">http://lists.cs.uiuc.edu/mailman/listinfo/llvmdev</a><br>
<font color="#888888"><br>
--<br>
Hal Finkel<br>
Postdoctoral Appointee<br>
Leadership Computing Facility<br>
Argonne National Laboratory<br>
<br>
</font></blockquote></div><br></div>