<div dir="ltr"><div>Thank you very very much for your answer!<br></div><div><br></div><div>Am I correct in my understanding that "let Defs = [CPSR]" in the definition of AI1_bin_s_irs multiclass explains the effect of setting conditional codes to the TableGen in ARM's case?</div>
<div><br></div><div>Sincerely,</div><div>-- Lev.</div><br><div class="gmail_quote">On Tue, May 25, 2010 at 6:49 PM, Jakob Stoklund Olesen <span dir="ltr"><<a href="mailto:stoklund@2pi.dk">stoklund@2pi.dk</a>></span> wrote:<br>
<blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex;"><div class="im"><br>
On May 25, 2010, at 8:19 AM, Lev Yudalevich wrote:<br>
<br>
> Hello,<br>
><br>
> I'm just starting to work on a backend for a custom cpu. For some instructions this cpu has two flavors: first performs an operation, and the second performs an operation and updates condition codes (carry, zero, overflow, negative etc) based on the outcome. For example: add rd,rs instruction adds the contents of register rs to register rd and places the result in rd; add.cc rd, rs does the same and updates the condition codes. Can anybody point out an example of how such instructions should be defined in a corresponding xxInstrInfo.td file please?<br>

<br>
</div>ARM has similar instruction pairs, look at ADD/ADDS, SUB/SUBS in ARMInstrInfo.td<br>
<font color="#888888"><br>
/jakob<br>
<br>
</font></blockquote></div><br></div>