<div dir="ltr">Yes, this is a fix to match GCC's register assignment for a 64-bit in 32-bit mode to pairs of registers. <div><br></div><div>I haven't looked too deeply into the details, but register allocation order is sensitive to the register classes (I think by way of register pressure) which is why the additional register classes are able to change our selection bias between 32-bit registers and 8-bits.</div><div><br></div></div><div class="gmail_extra"><br><div class="gmail_quote">On Mon, Sep 17, 2018 at 2:43 PM, Matthias Braun via Phabricator <span dir="ltr"><<a href="mailto:reviews@reviews.llvm.org" target="_blank">reviews@reviews.llvm.org</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">MatzeB added a comment.<br>
<br>
Isn't this fix about inline assembly? Why do we see all the scheduling/regalloc changes here?<br>
<div class="HOEnZb"><div class="h5"><br>
<br>
Repository:<br>
  rL LLVM<br>
<br>
<a href="https://reviews.llvm.org/D51502" rel="noreferrer" target="_blank">https://reviews.llvm.org/<wbr>D51502</a><br>
<br>
<br>
<br>
</div></div></blockquote></div><br></div>