<div dir="ltr"><br><div class="gmail_extra"><br><div class="gmail_quote">On Tue, Mar 13, 2018 at 4:20 PM, Sanjay Patel via Phabricator <span dir="ltr"><<a href="mailto:reviews@reviews.llvm.org" target="_blank">reviews@reviews.llvm.org</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">spatel added a comment.<br>
<br>
I haven't looked at the sched model details recently, but this seems like a step in the right direction...although we really need:<br>
<a href="https://bugs.llvm.org/show_bug.cgi?id=36671" rel="noreferrer" target="_blank">https://bugs.llvm.org/show_<wbr>bug.cgi?id=36671</a> ?<br>
<br>
Ie, most reg-reg moves on Zen, IvyBridge or later should be special-cased if we want an accurate simulation.<br></blockquote><div><br></div><div>I would be very happy if somebody fixes that bug (*looks at Sanjay*) :-)<br> <br></div><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">
<br>
For example, Agner has this in section 19.13 of the micro-arch doc:<br>
"Register-to-register move instructions are resolved at the register rename stage without using any execution units.<br>
These instructions have zero latency. It is possible to do six such register renamings per clock cycle, and it is even<br>
possible to rename the same register several times in one clock cycle."<br>
<div class="HOEnZb"><div class="h5"><br>
<br>
Repository:<br>
  rL LLVM<br>
<br>
<a href="https://reviews.llvm.org/D44428" rel="noreferrer" target="_blank">https://reviews.llvm.org/<wbr>D44428</a><br>
<br>
<br>
<br>
</div></div></blockquote></div><br></div></div>