<div dir="ltr">On Mon, Jul 1, 2013 at 7:48 AM, Tim Northover <span dir="ltr"><<a href="mailto:tnorthover@apple.com" target="_blank">tnorthover@apple.com</a>></span> wrote:<br><div class="gmail_extra"><div class="gmail_quote">
<blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">Author: tnorthover<br>
Date: Mon Jul  1 09:48:48 2013<br>
New Revision: 185339<br>
<br>
URL: <a href="http://llvm.org/viewvc/llvm-project?rev=185339&view=rev" target="_blank">http://llvm.org/viewvc/llvm-project?rev=185339&view=rev</a><br>
Log:<br>
ARM: relax the atomic release barrier to "dmb ishst"<br>
<br>
I believe the full "dmb ish" barrier is not required to guarantee release<br>
semantics for atomic operations. The weaker "dmb ishst" prevents previous<br>
operations being reordered with a store executed afterwards, which is enough.<br><br></blockquote><div><br></div><div>This is wrong; please revert.</div><div><br></div><div>Specifically, a load before a release barrier is required to complete before a store after the barrier.</div>
<div><br></div><div>-Eli </div></div><br></div></div>