
<html><head></head><body style="word-wrap: break-word; -webkit-nbsp-mode: space; -webkit-line-break: after-white-space; "><br><div><div>On Dec 17, 2011, at 2:29 AM, Chandler Carruth wrote:</div><br class="Apple-interchange-newline"><blockquote type="cite"><div class="gmail_quote">On Thu, Dec 15, 2011 at 7:52 AM, Stephen Canon <span dir="ltr"><<a href="mailto:scanon@apple.com">scanon@apple.com</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">

<div style="word-wrap:break-word"><div>Just for the record, this is in no way unique to AMD.  Agner Fog's tables list BSF/BSR as 10 ľops/16 cycles on Atom as well.  BSF is a hazard to be avoided on an unknown x86 processor.</div>

</div></blockquote><div><br></div><div>I really wasn't trying to draw generalizations. I've read the same tables. =/ I'm not sure what your concerned about here, this patch is orthogonal to any work on avoiding these instructions on architectures where they just decode to silly microcode.</div>

<div><br></div><div>I'd still really appreciate some review on the actual patch. It's pretty simple.</div></div></blockquote><div><br></div>The patch looks fine to me.</div><div><br></div><div>Evan</div><div><br><blockquote type="cite">

_______________________________________________<br>llvm-commits mailing list<br><a href="mailto:llvm-commits@cs.uiuc.edu">llvm-commits@cs.uiuc.edu</a><br>http://lists.cs.uiuc.edu/mailman/listinfo/llvm-commits<br></blockquote></div><br></body></html>