[llvm] Revert "[AArch64] Intrinsics aarch64_{get, set}_fpsr" (PR #82894)
Serge Pavlov via llvm-commits
llvm-commits at lists.llvm.org
Sat Feb 24 11:06:14 PST 2024
https://github.com/spavloff created https://github.com/llvm/llvm-project/pull/82894
Reverts llvm/llvm-project#81867
It caused fails with expensive checks enabled.
>From d1e98bf0beb7f1d480710cdddd93432fe6095269 Mon Sep 17 00:00:00 2001
From: Serge Pavlov <sepavloff at gmail.com>
Date: Sun, 25 Feb 2024 02:04:21 +0700
Subject: [PATCH] Revert "[AArch64] Intrinsics aarch64_{get,set}_fpsr (#81867)"
This reverts commit 00c0638b5613912a7d1b65c8789bbb8ad1003115.
---
llvm/include/llvm/IR/IntrinsicsAArch64.td | 12 +++--
llvm/lib/Target/AArch64/AArch64InstrInfo.td | 13 +-----
.../lib/Target/AArch64/AArch64RegisterInfo.td | 3 --
llvm/test/CodeGen/AArch64/arm64-fpenv.ll | 45 -------------------
llvm/test/CodeGen/AArch64/preserve.ll | 4 +-
5 files changed, 8 insertions(+), 69 deletions(-)
delete mode 100644 llvm/test/CodeGen/AArch64/arm64-fpenv.ll
diff --git a/llvm/include/llvm/IR/IntrinsicsAArch64.td b/llvm/include/llvm/IR/IntrinsicsAArch64.td
index 5a9a7c4b43a1ff..6b045e412cd519 100644
--- a/llvm/include/llvm/IR/IntrinsicsAArch64.td
+++ b/llvm/include/llvm/IR/IntrinsicsAArch64.td
@@ -703,19 +703,17 @@ def int_aarch64_neon_tbx3 : AdvSIMD_Tbx3_Intrinsic;
def int_aarch64_neon_tbx4 : AdvSIMD_Tbx4_Intrinsic;
let TargetPrefix = "aarch64" in {
- class FPENV_Get_Intrinsic
+ class FPCR_Get_Intrinsic
: DefaultAttrsIntrinsic<[llvm_i64_ty], [], [IntrNoMem, IntrHasSideEffects]>;
- class FPENV_Set_Intrinsic
+ class FPCR_Set_Intrinsic
: DefaultAttrsIntrinsic<[], [llvm_i64_ty], [IntrNoMem, IntrHasSideEffects]>;
class RNDR_Intrinsic
: DefaultAttrsIntrinsic<[llvm_i64_ty, llvm_i1_ty], [], [IntrNoMem, IntrHasSideEffects]>;
}
-// FP environment registers.
-def int_aarch64_get_fpcr : FPENV_Get_Intrinsic;
-def int_aarch64_set_fpcr : FPENV_Set_Intrinsic;
-def int_aarch64_get_fpsr : FPENV_Get_Intrinsic;
-def int_aarch64_set_fpsr : FPENV_Set_Intrinsic;
+// FPCR
+def int_aarch64_get_fpcr : FPCR_Get_Intrinsic;
+def int_aarch64_set_fpcr : FPCR_Set_Intrinsic;
// Armv8.5-A Random number generation intrinsics
def int_aarch64_rndr : RNDR_Intrinsic;
diff --git a/llvm/lib/Target/AArch64/AArch64InstrInfo.td b/llvm/lib/Target/AArch64/AArch64InstrInfo.td
index e73bc0d89e4c9d..8e73f57ced42b8 100644
--- a/llvm/lib/Target/AArch64/AArch64InstrInfo.td
+++ b/llvm/lib/Target/AArch64/AArch64InstrInfo.td
@@ -1805,7 +1805,7 @@ def HWASAN_CHECK_MEMACCESS_SHORTGRANULES : Pseudo<
// The virtual cycle counter register is CNTVCT_EL0.
def : Pat<(readcyclecounter), (MRS 0xdf02)>;
-// FPCR and FPSR registers.
+// FPCR register
let Uses = [FPCR] in
def MRS_FPCR : Pseudo<(outs GPR64:$dst), (ins),
[(set GPR64:$dst, (int_aarch64_get_fpcr))]>,
@@ -1817,17 +1817,6 @@ def MSR_FPCR : Pseudo<(outs), (ins GPR64:$val),
PseudoInstExpansion<(MSR 0xda20, GPR64:$val)>,
Sched<[WriteSys]>;
-let Uses = [FPSR] in
-def MRS_FPSR : Pseudo<(outs GPR64:$dst), (ins),
- [(set GPR64:$dst, (int_aarch64_get_fpsr))]>,
- PseudoInstExpansion<(MRS GPR64:$dst, 0xda21)>,
- Sched<[WriteSys]>;
-let Defs = [FPSR] in
-def MSR_FPSR : Pseudo<(outs), (ins GPR64:$val),
- [(int_aarch64_set_fpsr i64:$val)]>,
- PseudoInstExpansion<(MSR 0xda21, GPR64:$val)>,
- Sched<[WriteSys]>;
-
// Generic system instructions
def SYSxt : SystemXtI<0, "sys">;
def SYSLxt : SystemLXtI<1, "sysl">;
diff --git a/llvm/lib/Target/AArch64/AArch64RegisterInfo.td b/llvm/lib/Target/AArch64/AArch64RegisterInfo.td
index fef1748021b07c..569944e0e660b7 100644
--- a/llvm/lib/Target/AArch64/AArch64RegisterInfo.td
+++ b/llvm/lib/Target/AArch64/AArch64RegisterInfo.td
@@ -147,9 +147,6 @@ def VG : AArch64Reg<0, "vg">, DwarfRegNum<[46]>;
// Floating-point control register
def FPCR : AArch64Reg<0, "fpcr">;
-// Floating-point status register.
-def FPSR : AArch64Reg<0, "fpsr">;
-
// GPR register classes with the intersections of GPR32/GPR32sp and
// GPR64/GPR64sp for use by the coalescer.
def GPR32common : RegisterClass<"AArch64", [i32], 32, (sequence "W%u", 0, 30)> {
diff --git a/llvm/test/CodeGen/AArch64/arm64-fpenv.ll b/llvm/test/CodeGen/AArch64/arm64-fpenv.ll
deleted file mode 100644
index 030809caee3394..00000000000000
--- a/llvm/test/CodeGen/AArch64/arm64-fpenv.ll
+++ /dev/null
@@ -1,45 +0,0 @@
-; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py UTC_ARGS: --version 4
-; RUN: llc -mtriple=aarch64 < %s | FileCheck %s
-
-define i64 @get_fpcr() #0 {
-; CHECK-LABEL: get_fpcr:
-; CHECK: // %bb.0:
-; CHECK-NEXT: mrs x0, FPCR
-; CHECK-NEXT: ret
- %1 = tail call i64 @llvm.aarch64.get.fpcr()
- ret i64 %1
-}
-
-define void @set_fpcr(i64 %cr) {
-; CHECK-LABEL: set_fpcr:
-; CHECK: // %bb.0:
-; CHECK-NEXT: msr FPCR, x0
-; CHECK-NEXT: ret
- call void @llvm.aarch64.set.fpcr(i64 %cr)
- ret void
-}
-
-define i64 @get_fpsr() {
-; CHECK-LABEL: get_fpsr:
-; CHECK: // %bb.0:
-; CHECK-NEXT: mrs x0, FPSR
-; CHECK-NEXT: ret
- %1 = tail call i64 @llvm.aarch64.get.fpsr()
- ret i64 %1
-}
-
-define void @set_fpsr(i64 %sr) {
-; CHECK-LABEL: set_fpsr:
-; CHECK: // %bb.0:
-; CHECK-NEXT: msr FPSR, x0
-; CHECK-NEXT: ret
- call void @llvm.aarch64.set.fpsr(i64 %sr)
- ret void
-}
-
-declare i64 @llvm.aarch64.get.fpcr()
-declare void @llvm.aarch64.set.fpcr(i64)
-declare i64 @llvm.aarch64.get.fpsr()
-declare void @llvm.aarch64.set.fpsr(i64)
-
-attributes #0 = { nounwind }
diff --git a/llvm/test/CodeGen/AArch64/preserve.ll b/llvm/test/CodeGen/AArch64/preserve.ll
index d11a45144a9049..f95de60fbb24c8 100644
--- a/llvm/test/CodeGen/AArch64/preserve.ll
+++ b/llvm/test/CodeGen/AArch64/preserve.ll
@@ -4,13 +4,13 @@
target triple = "aarch64-unknown-unknown"
declare void @bar1()
define preserve_mostcc void @baz() #0 {
-; CHECK: baz Clobbered Registers: $ffr $fpcr $fpsr $nzcv $sp $vg $wsp $za $b0 $b1 $b2 $b3 $b4 $b5 $b6 $b7 $b16 $b17 $b18 $b19 $b20 $b21 $b22 $b23 $b24 $b25 $b26 $b27 $b28 $b29 $b30 $b31 $d0 $d1 $d2 $d3 $d4 $d5 $d6 $d7 $d16 $d17 $d18 $d19 $d20 $d21 $d22 $d23 $d24 $d25 $d26 $d27 $d28 $d29 $d30 $d31 $h0 $h1 $h2 $h3 $h4 $h5 $h6 $h7 $h16 $h17 $h18 $h19 $h20 $h21 $h22 $h23 $h24 $h25 $h26 $h27 $h28 $h29 $h30 $h31 $p0 $p1 $p2 $p3 $p4 $p5 $p6 $p7 $p8 $p9 $p10 $p11 $p12 $p13 $p14 $p15 $pn0 $pn1 $pn2 $pn3 $pn4 $pn5 $pn6 $pn7 $pn8 $pn9 $pn10 $pn11 $pn12 $pn13 $pn14 $pn15 $q0 $q1 $q2 $q3 $q4 $q5 $q6 $q7 $q8 $q9 $q10 $q11 $q12 $q13 $q14 $q15 $q16 $q17 $q18 $q19 $q20 $q21 $q22 $q23 $q24 $q25 $q26 $q27 $q28 $q29 $q30 $q31 $s0 $s1 $s2 $s3 $s4 $s5 $s6 $s7 $s16 $s17 $s18 $s19 $s20 $s21 $s22 $s23 $s24 $s25 $s26 $s27 $s28 $s29 $s30 $s31 $w0 $w1 $w2 $w3 $w4 $w5 $w6 $w7 $w8 $w16 $w17 $w18 $x0 $x1 $x2 $x3 $x4 $x5 $x6 $x7 $x8 $x16 $x17 $x18 $z0 $z1 $z2 $z3 $z4 $z5 $z6 $z7 $z8 $z9 $z10 $z11 $z12 $z13 $z14 $z15 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$d15_d16_d17 $d16_d17_d18 $d17_d18_d19 $d18_d19_d20 $d19_d20_d21 $d20_d21_d22 $d21_d22_d23 $d22_d23_d24 $d23_d24_d25 $d24_d25_d26 $d25_d26_d27 $d26_d27_d28 $d27_d28_d29 $d28_d29_d30 $d29_d30_d31 $d30_d31_d0 $d31_d0_d1 $p0_p1 $p1_p2 $p2_p3 $p3_p4 $p4_p5 $p5_p6 $p6_p7 $p7_p8 $p8_p9 $p9_p10 $p10_p11 $p11_p12 $p12_p13 $p13_p14 $p14_p15 $p15_p0 $q0_q1 $q1_q2 $q2_q3 $q3_q4 $q4_q5 $q5_q6 $q6_q7 $q7_q8 $q8_q9 $q9_q10 $q10_q11 $q11_q12 $q12_q13 $q13_q14 $q14_q15 $q15_q16 $q16_q17 $q17_q18 $q18_q19 $q19_q20 $q20_q21 $q21_q22 $q22_q23 $q23_q24 $q24_q25 $q25_q26 $q26_q27 $q27_q28 $q28_q29 $q29_q30 $q30_q31 $q31_q0 $q0_q1_q2_q3 $q1_q2_q3_q4 $q2_q3_q4_q5 $q3_q4_q5_q6 $q4_q5_q6_q7 $q5_q6_q7_q8 $q6_q7_q8_q9 $q7_q8_q9_q10 $q8_q9_q10_q11 $q9_q10_q11_q12 $q10_q11_q12_q13 $q11_q12_q13_q14 $q12_q13_q14_q15 $q13_q14_q15_q16 $q14_q15_q16_q17 $q15_q16_q17_q18 $q16_q17_q18_q19 $q17_q18_q19_q20 $q18_q19_q20_q21 $q19_q20_q21_q22 $q20_q21_q22_q23 $q21_q22_q23_q24 $q22_q23_q24_q25 $q23_q24_q25_q26 $q24_q25_q26_q27 $q25_q26_q27_q28 $q26_q27_q28_q29 $q27_q28_q29_q30 $q28_q29_q30_q31 $q29_q30_q31_q0 $q30_q31_q0_q1 $q31_q0_q1_q2 $q0_q1_q2 $q1_q2_q3 $q2_q3_q4 $q3_q4_q5 $q4_q5_q6 $q5_q6_q7 $q6_q7_q8 $q7_q8_q9 $q8_q9_q10 $q9_q10_q11 $q10_q11_q12 $q11_q12_q13 $q12_q13_q14 $q13_q14_q15 $q14_q15_q16 $q15_q16_q17 $q16_q17_q18 $q17_q18_q19 $q18_q19_q20 $q19_q20_q21 $q20_q21_q22 $q21_q22_q23 $q22_q23_q24 $q23_q24_q25 $q24_q25_q26 $q25_q26_q27 $q26_q27_q28 $q27_q28_q29 $q28_q29_q30 $q29_q30_q31 $q30_q31_q0 $q31_q0_q1 $x0_x1_x2_x3_x4_x5_x6_x7 $x2_x3_x4_x5_x6_x7_x8_x9 $x4_x5_x6_x7_x8_x9_x10_x11 $x6_x7_x8_x9_x10_x11_x12_x13 $x8_x9_x10_x11_x12_x13_x14_x15 $x10_x11_x12_x13_x14_x15_x16_x17 $x12_x13_x14_x15_x16_x17_x18_x19 $x14_x15_x16_x17_x18_x19_x20_x21 $x16_x17_x18_x19_x20_x21_x22_x23 $x18_x19_x20_x21_x22_x23_x24_x25 $w30_wzr $w0_w1 $w2_w3 $w4_w5 $w6_w7 $w8_w9 $w10_w11 $w12_w13 $w14_w15 $w16_w17 $w18_w19 $lr_xzr $x0_x1 $x2_x3 $x4_x5 $x6_x7 $x8_x9 $x10_x11 $x12_x13 $x14_x15 $x16_x17 $x18_x19 $z0_z1 $z1_z2 $z2_z3 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